AD9577BCPZ

El AD9577 ofrece una función de generador de reloj multisalida, junto con dos núcleos de bucle de fase bloqueada en chip, PLL1 y PLL2, optimizados para aplicaciones de reloj de red. Los diseños PLL se basan en la cartera de sintetizadores de frecuencia de alto rendimiento y bajo jitter de Analog Devices, Inc. para maximizar el rendimiento de la red. Los PLL tienen frecuencias y formatos de salida programables por I²C. El PLL de N fraccional admite la sincronización de espectro ensanchado para reducir la potencia pico radiada EMI. La primera sección PLL de N entero consta de un detector de frecuencia de fase de bajo ruido, una bomba de carga de precisión, un oscilador controlado por tensión de bajo ruido de fase, un divisor de realimentación programable y dos divisores de salida programables independientemente. Entre sus aplicaciones se incluyen el generador de reloj multisalida de bajo jitter y bajo ruido de fase para aplicaciones de comunicaciones de datos, como Ethernet, canal de fibra, SONET, SDH, PCI-e, SATA, PTN, OTN, ADC/DAC, vídeo digital y sincronización de espectro ensanchado.

• Núcleos PLL/VCO duales totalmente integrados, 1 PLL entero-N y 1 fraccionario-N
• Cobertura continua de frecuencias de 11,2MHz a 200MHz
• La fluctuación de fase de PLL1 (12KHz a 20MHz) es de 460fs rms (típica)
• El modo de N entero es de 470fs rms (típico), el modo N fraccional es de 660fs rms (típico)
• Cristal de entrada o frecuencia de reloj de referencia, frecuencias de salida programables por I²C
• Hasta 4 relojes de salida LVDS/LVPECL o hasta 8 LVCMOS, 1 salida de reloj de referencia CMOS con buffer
• Espectro de dispersión de +0,1 a 0,5% (dispersión a la baja)
• 2 mapas de frecuencia controlados por pines: marginación, filtros de bucle integrados
• La fluctuación RMS (salida de 625 MHz) es de 460 FS RMS (típico, de 12 kHz a 20 MHz, Na = 100, Vx = 2, Dx = 2)
• Encapsulado LFCSP-WQ de 40 terminales, rango de temperatura de funcionamiento de -40°C a +85°C

Notas

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